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Lista de Exercícios 05 
 CCF 251 – Introdução aos Sistemas Lógicos 
 Bacharelado em Ciência da Computação 
 Campus UFV-Florestal – Universidade Federal de Viçosa 
 Prof. José Augusto M. Nacif – jnacif@ufv.br 
 
5.1.1. Qual é o estado normal de repouso das entradas SET e RESET ? E qual é o 
estado ativo de cada uma? 
 
5.1.2. Quais serão os estados de c após um FF ser resetado? 
 
5.1.3. Verdadeiro ou falso: a entrada SET nunca pode ser usada para gerar 0Q . 
 
5.1.4. Quando o circuito de qualquer FF é energizado, é impossível determinar os 
estados iniciais de Q e Q . O que poderia ser feito para garantir que um latch NAND 
sempre comece no estado em que 1Q ? 
 
5.2.1. Qual é o estado normal de repouso das entradas de um latch NOR? Qual é o 
estado ativo nessas entradas? 
 
5.2.2. Quando um FF está setado, qual é o estado das saídas Q e Q ? 
 
5.2.3. Qual é a única maneira de levar a saída Q de um latch NOR a comutar de 1 para 
0? 
 
5.2.4. Se o latch NOR na Figura 5.12 fosse substituído por um latch NAND, por que o 
circuito não funcionaria adequadamente? 
 
5.5.1. Quais são os dois tipos de entradas que um FF com clock possui? 
 
5.5.2. Qual é o significado do termo “disparado por borda”? 
 
5.5.3. Verdadeiro ou falso: a entrada CLK afeta a saída do FF apenas quando ocorre 
transição ativa na entrada de controle. 
 
5.5.4. Defina os parâmetros “tempo de setup” e “tempo de hold”, para um FF com 
clock. 
5.6.1. Suponha que as formas de onda na Figura 5.19(c) sejam aplicadas nas entradas 
do FF mostrado na Figura 5.20. O que acontecerá com a saída Q no ponto b? E no 
ponto f? E no ponto h? 
 
 
 
5.6.2. Explique por que as entradas S e R afetam a saída Q apenas durante a transição 
ativa de CLK. 
 
5.7.1. Verdadeiro ou falso: um flip-flop J-K pode ser usado como um S-R, porém um 
flip-flop S-R não pode ser usado como um J-K. 
 
5.7.2. Um flip-flop J-K tem alguma condição de entrada ambígua? 
 
5.7.3. Que condição de entrada para J e K sempre seta a saída Q no instante em que 
ocorre a transição ativa de CLK? 
 
5.8.1. O que acontecerá com a forma de onda da saída Q na Figura 5.26(b) se a 
entrada D for mantida permanentemente em nível BAIXO? 
 
 
5.8.2. Verdadeiro ou falso: a saída Q será igual ao nível lógico na entrada D em todos 
os instantes. 
 
5.8.3. FFs J-K podem ser usados para transferência paralela de dados? 
 
5.9.1. Descreva a diferença na operação de um latch D e um flip-flop D disparado por 
borda. 
 
5.9.2. Verdadeiro ou falso: um latch D está no modo transparente quando EN = 0. 
 
5.9.3. Verdadeiro ou falso: em um latch D, a entrada D pode influenciar a saída Q 
apenas quando EN=1. 
 
5.10.1. Qual é a diferença entre a operação de uma entrada síncrona e a de uma 
assíncrona? 
 
5.10.2. Um flip-flop D pode responder às entradas D e CLK enquanto 1PRE ? 
 
5.10.3. Relaciona as condições necessárias para que um flip-flop J-K disparado por 
borda de subida e com entradas assíncronas ativas em nível BAIXO comute para o 
estado oposto. 
 
5.11.1. Quais são os parâmetros de temporização dos FFs que indicam o tempo que a 
saída Q leva para responder a uma entrada? 
 
5.11.2. Verdadeiro ou falso: um FF que tem fMAX de 25 MHz pode ser disparado de 
modo confiável por qualquer trem de pulsos na entrada CLK com frequência abaixo de 
25 MHz. 
 
5.17.1. Verdadeiro ou falso: o método mais rápido para transferência de dados de um 
registrador para outro é a transferência paralela. 
 
5.17.2. Qual é a maior vantagem da transferência serial sobre a paralela? 
 
5.17.3. Veja a Figura 5.44. Considere que o conteúdo inicial dos registros seja X2=0, 
X1=1, X0=0, Y2=1, Y1=1, Y0=0. Considere também que a entrada D de X2 seja mantida 
em nível ALTO. Determine o valor da saída de cada FF após a ocorrência de quatro 
pulsos de deslocamento. 
 
 
5.17.4. Em qual das formas de transferência de dados a fonte dos dados não os perde? 
 
5.18.1. Um sinal de clock de 20 kHz é aplicado em um FF J-K com J=K=1. Qual é a 
frequência da forma de onda de saída do FF? 
 
5.18.2. Quantos FFs são necessários para construir um contador que conte de 0 a 
25510? 
 
5.18.3. Qual é o módulo desse contador? 
 
5.18.4. Qual será a frequência de saída do oitavo FF quando a frequência de clock for 
de 512 kHz? 
 
5.18.5. Se esse contador começar em 00000000, qual será seu estado após 520 
pulsos? 
 
5.20.1. O que poderia acontecer quando um sinal de transição lenta é aplicado a uma 
entrada comum de um CI? 
 
5.20.2. Como um dispositivo lógico com entrada Schmitt-trigger opera de modo 
diferente de um com entrada comum? 
 
Problemas 
 
5.1. Considerando inicialmente 0Q , aplique as formas de onda x e y, mostradas na 
Figura 5.77, às entradas SET e RESET de um latch NAND e determine as formas de 
onda das saídas Q e Q . 
 
 
5.2. Inverta as formas de onda x e y mostradas na Figura 5.77, aplique-as nas entradas 
SET e RESET de um latch NOR e determine as formas de onda das saídas Q e Q . 
Considere inicialmente 0Q . 
 
 
5.3. As formas de onda mostradas na Figura 5.77 são aplicadas ao circuito da Figura 
5.78. Considere inicialmente 0Q e determine a forma de onda da saída Q . 
 
5.4. Modifique o circuito mostrado na Figura 5.9 para usar um latch com portas NOR. 
 
5.5. Modifique o circuito mostrado na Figura 5.12 para usar um latch com portas NAND. 
 
5.6. Veja o circuito mostrado na Figura 5.13. Um técnico testa a operação do circuito 
observando as saídas com um osciloscópio digital enquanto a chave é comutada de A 
para B. Quando a chave é comutada, o osciloscópio mostra a forma de onda em XB, 
conforme a Figura 5.79. Qual defeito no circuito poderia gerar esse resultado? 
Sugestão: qual é a função do latch NAND? 
 
 
 
5.7. Determinado FF com clock tem os seguintes valores mínimos: ts = 20 ns e tH = 5 
ns. Durante quanto tempo as entradas de controle devem permanecer estáveis antes 
da transição ativa do clock? 
 
5.8. Aplique as formas de onda S, R e CLK mostradas na Figura 5.19 no FF da Figura 
5.20 e determine a forma de onda da saída Q. 
 
5.9. Aplique as formas de mostradas na Figura 5.80 no FF mostrado na Figura 5.19 e 
determine a forma de onda da saída Q. Repita o procedimento para o FF da Figura 
5.20. Considere inicialmente 0Q . 
 
5.10. Desenhe as seguintes formas de ondas de pulso digital. Acrescente os rótulos de 
tr, tf e tw, do pulso positivo e do pulso negativo. 
 (a) Um pulso TTL negativo com tr=20 ns, tf = 5 ns e tw = 50 ns. 
 (b) Um pulso TTL positivo com tr=5 ns, tf = 1 ns e tw=25 ns. 
 (c) Um pulso positivo com tw=1 ns, cuja borda de subida ocorre a cada 5 ms. Dê a 
frequência dessa forma de onda. 
 
5.11. Aplique as forma de onda J, K e CLK mostradas na Figura 3.23 no FF da Figura 
5.24. Considere inicialmente 1Q e determine a forma de onda da saída Q. 
 
 
 
 
5.12. 
 (a) Mostre como um flip-flop J-K pode operar como um FF tipo T (comuta de estado a 
cada pulso de clock). Em seguida, aplique um sinal de clock de 10 kHz na entrada de 
CLK desse FF e determine a forma de onda da saída Q. 
 (b) Conecte a saída Q desse FF à entrada de clock de um segundo FF J-K que 
também possui J=K=1. Determine a frequência do sinal na saída desse FF. 
 
5.13. As formas de onda mostradas na Figura 5.81 são aplicadas em dois FFs 
diferentes: 
 (a) J-K disparado por borda de subida 
 (b) J-K disparado por borda de descida 
Desenhe a forma de onda da saída Q para cada FF, considerando inicialmente 0Q . 
Considere que cada um tenha tH=0. 
 
 
5.14. Um FF D algumas vezes é usado para atrasar uma forma de onda binária, de 
modo que a informação binária aparece na saída um certo tempo depois de aparecer 
na entrada D. 
 (a) Determine a forma de onda da saída Q do FF mostrado na Figura 5.82 e compare 
com a da entrada. Observe que o atraso de tempo em relação à entrada
é de um 
período de clock. 
 (b) Como pode ser obtido um atraso de tempo correspondente a dois períodos de 
clock? 
 
 
5.15. 
 (a) Aplique as formas de onda S e CLK mostradas na Figura 5.80 às entradas D e 
CLK de um FF D disparado por borda de subida. Em seguida, determine a forma de 
onda R, mostrada na Figura 5.80, na entrada D do FF. 
 (b) Repita o procedimento usando a forma de onda R, mostrada na Figura 5.80, na 
entrada D do FF. 
 
5.16. Um FF D disparado por borda pode ser configurado para operar no modo de 
comutação, como um FF tipo T, conforme é mostrado na Figura 5.83. Considere 
inicialmente 0Q e determine a forma de onda da saída Q. 
 
 
5.17. 
 (a) Aplique as formas de onda S e CLK, mostradas na Figura 5.80, às entradas D e 
EN de um latch D, respectivamente, e determine a forma de onda da saída Q. 
 (b) Repita o procedimento usando a forma de onda R aplicada à entrada D. 
5.18. Compare a operação do latch D com o flip-flop D disparado por borda de descida 
aplicando as formas de onda, mostradas na Figura 5.84, em cada um e determinando 
as formas de onda da saída Q. 
 
5.19. No problema 5.16, vimos um como flip-flop D disparado por borda pode operar 
como um FF tipo T. Explique por que essa mesma ideia não funciona para um latch D. 
 
5.20. Determine a forma de onda da saída Q do FF, mostrado na Figura 5.85. 
Considere inicialmente 0Q e lembre-se de que as entradas assíncronas se 
sobrepõem a todas as outras. 
 
5.21. Aplique as formas de onda CLK, PRE e CLR , mostradas na Figura 5.32, em um 
FF D disparado por borda de subida com entradas assíncronas ativas em nível BAIXO. 
Considere que a entrada D seja mantida em nível ALTO e que a saída Q esteja 
inicialmente em nível BAIXO. Determine a forma de onda da saída Q. 
 
 
5.22. Aplique as formas de onda, mostradas na Figura 5.85 ao flip-flop D disparado na 
borda de descida do clock e que tem entradas assíncronas ativas em nível BAIXO. 
Considere que a entrada D seja mantida em nível BAIXO e que a saída Q esteja 
inicialmente em nível ALTO. Desenhe a forma de onda resultante na saída Q. 
 
 
5.23. Use a Tabela 5.2 da Seção 5.11 para determinar o seguinte: 
 (a) Quanto tempo pode levar para a saída Q de um 74C74 comutar de 0 para 1 em 
resposta a uma transição ativa do CLK? 
 (b) Qual FF da Tabela 5.2 requer que suas entradas de controle permaneçam 
estáveis por mais tempo após a transição ativa do clock? E antes? 
 (c) Qual é o pulso mais estreito que pode ser aplicado na entrada PRE de um FF 
7474? 
 
 
5.24. Use a Tabela 5.2 para determinar o seguinte: 
 (a) Quanto tempo pode levar para limpar um 74LS112 de modo assíncrono? 
 (b) Quanto tempo pode levar para setar um 74HC112 de modo assíncrono? 
 (c) Qual é o intervalo mais curto aceitável entre as transições de clock ativas em um 
7474? 
 (d) A entrada D de um 74HC112 vai para o nível ALTO 15 ns antes da borda ativa de 
clock. Os dados serão armazenados de modo confiável no flip-flop? 
 (e) Quanto tempo leva (depois da borda de clock) para armazenar de modo síncrono 
1 em um flip-flop 7474 D limpo? 
 
 
 
 
5.25. Modifique o circuito mostrado na Figura 5.38 para usar um flip-flop J-K. 
 
 
5.26. Modifique o circuito na Figura 5.86, as entradas A, B e C estão inicialmente em 
nível BAIXO. Supõe-se que a saída Y vá para o nível ALTO apenas quando A, B e C 
forem para o nível ALTO em determinada sequência. 
 (a) Determine a sequência que faz com que Y vá para o nível ALTO. 
 (b) Explique a necessidade do pulso INÍCIO. 
 (c) Modifique esse circuito, de modo a usar FFs D. 
 
5.27. 
 (a) Desenhe um diagrama de circuito para a transferência paralela de dados síncrona 
de um registrador de três bits para outro usando flip-flops J-K. 
 (b) Repita a operação para uma transferência paralela assíncrona. 
 
5.28. Um registrador de deslocamento circular mantém a informação binária circulando 
pelo registrador à medida que os pulsos de clock são aplicados. O registrador de 
deslocamento, mostrado na Figura 5.43, pode ser convertido em um registrador circular 
conectando-se X0 à linha ENTRADA DE DADOS. Nenhuma entrada externa é usada. 
Considere que esse registrador circular comece com o dado 1011 (X3=1, X2=0, X1=1, 
X0=1). Relacione a sequência de estados que os FFs do registrador apresentam 
enquanto oito pulsos de deslocamento são aplicados. 
 
 
 
 
 
5.29. Veja a Figura 5.44, em que um número de três bits armazenado no registrador X 
é deslocado serialmente para o registrador Y. Como o circuito deve ser modificado para 
que, ao final da operação de transferência, o número original armazenado em X esteja 
presente nos dois registradores? Sugestão: veja o problema 5.28. 
 
5.30. Veja o circuito do contador mostrado na Figura 5.45 e responda: 
 (a) Se o contador começar em 000, qual será o valor da contagem após 13 pulsos de 
clock? E após 99 pulsos? E após 256 pulsos? 
 (b) Se o contador começar em 100, qual será o valor da contagem após 13 pulsos? E 
após 99 pulsos? E após 256 pulsos? 
(c) Conecte um quarto FF J-K (X3) a esse contador e desenhe o diagrama de transição 
de estados para esse contador de 4 bits. Se a frequência de clock de entrada for de 80 
MHz, como será a forma de onda em X3? 
 
5.31. Veja o contador binário mostrado na Figura 5.45. Modifique-o conectando 0X na 
entrada CLK do flip-flop 1X ,e 1X na entrada CLK de 2X . Comece com todos os FFs no 
estado 1 e desenhe as diversas formas de onda de saída ( 0X , 1X , 2X ) para 16 pulsos 
de entrada. Em seguida, relacione a sequência de estados dos FFs, como foi feito na 
Figura 5.46. Esse contador é denominado “contador decrescente”. Por quê? 
 
5.32. Desenhe o diagrama de transição de estados para esse contador decrescente e 
compare-o com o diagrama mostrado na Figura 5.47. Em que eles são diferentes? 
 
5.33. 
 (a) Quantos FFs são necessários para construir um contador binário que conte de 0 a 
1023? 
 (b) Determine a frequência na saída do último FF desse contador para uma frequência 
de clock de entrada de 2 MHz. 
 (c) Qual é o módulo do contador? 
 (d) Se o contador começar em zero, que valor de contagem ele apresentará após 
2060 pulsos? 
 
5.34. Um contador binário recebe pulsos de um sinal de clock de 256 kHz. A frequência 
de saída do último FF é de 2 kHz. 
 (a) Determine o módulo do contador. 
 (b) Determine a faixa de contagem. 
 
5.35. Um circuito fotodetector é usado para gerar um pulso a cada vez que um cliente 
entra em um determinado estabelecimento. Os pulsos são aplicados em um contador 
de 8 bits. O contador é usado para determinar quantos clientes entraram na loja. 
Depois de fechar a loja, o proprietário observa a contagem 0000 10012 = 910. Ele sabe 
que esse valor não está correto, porque entraram muito mais do que nove pessoas na 
loja. Considerando que o circuito do contador funciona corretamente, qual seria o 
motivo da discrepância? 
 
5.36. Modifique o circuito mostrado na Figura 5.48 de modo que apenas o código de 
endereço 1011 0110 permita que o dado seja transferido para o registrador X. 
 
5.37. Suponha que o circuito mostrado na Figura 5.48 não esteja funcionando 
corretamente, de modo que os dados estão sendo transferidos para X tanto com o 
código de endereço 1111 11102 quanto com 1111 11112. Quais seriam alguns dos 
defeitos no circuito que poderiam causar isso? 
 
5.38. Muitos microcontroladores compartilham os mesmos pinos para dar saída ao 
endereço inferior e aos dados de transferência. Para manter o endereço constante 
enquanto os dados são transferidos, a informação do endereço é guardada em um 
latch habilitado pelo sinal de controle ALE (address latch enable 0 – habilitador do latch 
de endereço), como mostra a Figura 5.87. Conecte esse latch ao microcontrolador, de 
modo que ele recolha o que está no endereço inferior e linhas de dados enquanto ALE
estiver no nível ALTO e guarde no endereço inferior apenas linhas em que ALE esteja 
no nível BAIXO. 
 
5.39. Modifique o circuito mostrado na Figura 5.48 de modo que o MPU tenha oito 
linhas de saída de dados conectadas para transferir 8 bits de dados para um 
registrador de 8 bits construído a partir de dois CIs 74HC175. Mostre todas as 
conexões do circuito. 
 
Exercícios de fixação 
 
5.56. Para cada afirmação, indique o tipo de FF que está sendo descrito. 
 (a) Tem entrada SET e CLEAR, mas não tem uma entrada CLK. 
 (b) Comuta a cada pulso de CLK quando suas entradas de controle estão ambas em 
nível ALTO. 
 (c) Tem uma entrada ENABLE em vez de uma entrada CLK. 
 (d) É usado para transferir dados facilmente de um registrador para outro. 
 (e) Tem apenas uma entrada de controle. 
 (f) Tem duas saídas complementares entre si. 
 (g) Pode mudar de estado apenas na transição ativa de CLK. 
 (h) É usado em contadores binários. 
 
5.57. Defina os seguintes termos: 
 (a) Entradas assíncronas 
 (b) Disparado por borda 
 (c) Registrador de deslocamento 
 (d) Divisão de frequência 
 (e) Transferência assíncrona 
 (f) Diagrama de transição de estados 
 (g) Transferência paralela de dados 
 (h) Transferência serial de dados 
 (j) Entradas Schimitt-trigger 
 
5.58. Simule o projelo em Verilog de um latch S-R construído com portas NAND. O que 
faz esse latch S-R se um comando de entrada ‘inválido’ é aplicado? Sabendo que 
qualquer latch S-R pode ter resultado de saída incomum, quando um comando de 
entrada inválido é aplicado, você deve simular essa condição de entrada, assim como 
os comandos set, reset e manutenção normais do latch. Alguns projetos de latch 
apresentam tendência de oscilação da saída quando um comando inválido é seguido 
por um comando de manutenção. Verifique isso na sua simulação. 
 
5.59. Escreva um arquivo de projeto Verilog para um latch S-R de entrada de nível 
ALTO. Simule funcionalmente o projeto. 
 
5.60. Modifique a descrição do latch S-R implementado no exercício 5.58 para fazer o 
reset S-R de uma entrada inválida ser aplicado. Faça a simulação do projeto. 
 
5.61. Acrescente saídas invertidas ao exemplo implementado no exercício 5.58. 
Verifique o funcionamento com uma simulação. 
 
5.62. Implemente e simule em Verilog um latch D. 
 
5.63. Crie um latch transparente de 4 bits com uma entrada enable (de habilitação) em 
Verilog e simule seu projeto. 
 
5.64. Um flip-flop T possui uma única entrada de controle (T). Quando T=0, o flip-flop 
está no estado em que não há mudança (no change), de forma semelhante a um FF JK 
quando J=K=0. Quanto T=1, o flip-flop está no modo de comutação, como acontece 
com um FF JK com J=K=1. Crie um projeto e simule em Verilog para um flip-flop T. 
 
5.65. Crie e simule um registrador de deslocamento de 4 bits (Figura 5.43a). Utilize a 
linguagem Verilog. 
 
5.66. Crie e simule em Verilog o circuito apresentado na Figura 5.44. 
 
5.67. Crie e simule em Verilog o circuito apresentado na Figura 5.57. 
 
5.69. Crie e simule em Verilog o circuito apresentado na Figura 5.93.